Génération de colonnes pour le partitionnement de Circuits Intégrés sur plate-forme multiFPGA

EasyChair Preprint 747

Abstract

Actuellement la vérification des System On Chip (SOC) devient difficile en raison de la
complexité grandissante des modules matériels à tester. Pour cela, le prototypage matériel représente
une solution intéressante. Cette technique consiste à réaliser un prototype du système
sur un circuit logique programmable de type FPGA (Field Programmable Gate Arrays). Un
FPGA désigne un Circuit Intégré (CI) composé d’un réseau de cellules programmables avec
différentes ressources mais en nombre limité. De nos jours, les circuits complexes dépassent la
capacité logique d’un seul FPGA, d’où la nécessité d’utiliser plusieurs FPGA pour le prototypage.
Les communications entre FPGA sont très coûteuses par rapport à une communication
intra-FPGA. Le problème que nous adressons ici est le partitionnement d’un CI sur plusieurs
FPGA de façons à minimiser les connexions entre ces dernières. De plus, les contraintes en
nombre de ressources logiques disponibles sont à respecter lors du partitionnement. Notre
étude propose une modélisation mathématique et sa résolution par génération de colonnes
pour améliorer la stratégie de partitionnement développé au CEA.

Keyphrases: Hypergraphes, génération de colonnes, partitionnement

@booklet{EasyChair:747,
  author    = {Lahcène Mezouari and Lilia Zaourar and Francois Galea},
  title     = {Génération de colonnes pour le partitionnement de Circuits Intégrés sur plate-forme multiFPGA},
  howpublished = {EasyChair Preprint 747},
  year      = {EasyChair, 2019}}